随着3D芯片结构的兴起，未来的高级芯片制造将迎来重大变革。最新的通用芯片互连规范2.0（UCIe 2.0）为下一代紧密封装的3D芯片提供了高达75倍于前代规范的带宽。这一创新规范由UCIe联盟开发，旨在简化设计，同时提供巨大的带宽和极低的功耗。

UCIe 2.0促进3D设计发展

芯片制造业正向3D设计转型，其中芯片垂直堆叠，形成不同的功能模块——即所谓的“小芯片”或“chiplets”。这些小芯片将使用UCIe 2.0协议进行通信。据英特尔代工服务高级副总裁Kevin O’Buckley预测，到2028年，小芯片及其系统将超越单体芯片。

UCIe 2.0规范是首个针对3D结构的规范，它允许小芯片在彼此旁边和上方堆叠，从而实现更多的通信通道。与2D结构相比，后者的小芯片只能线性通信。

更快速、更高效

UCIe 2.0规范是一个开放标准，比一年前发布的UCIe 1.1规范更快、更节能。它还使芯片制造商能够采用3D封装技术，台积电（TSMC）、三星和英特尔等公司都在开发自己的封装技术，同时也在相互支持对方的技术。

UCIe 2.0规范还允许将连接器直接集成到基板中，许多公司计划将新型光学互连集成到基板中，以实现更快的小芯片间通信。

技术细节

在3D结构中，小芯片的凸点间距将达到1微米，远小于2.5D结构的25-55微米。更小的凸点间距对于创建更小的芯片封装至关重要，它允许在给定区域内连接更多的导线，从而实现更快的带宽。

UCIe 2.0协议将支持每个通道高达4 GT/s的传输速度，与UCIe 1.1规范相同。但由于小芯片之间的连接线更多，且彼此更接近，这增加了带宽密度并减少了传输数据所需的功率。

每个小芯片都有自己的通信组件——片上网络（NOC），它加速了小芯片之间的通信。UCIe 2.0预计将每比特消耗0.05皮焦耳，当凸点间距达到1微米时，这一数字将进一步降低至0.01皮焦耳。

未来展望

尽管UCIe 2.0规范已经发布，但基于此规范的芯片何时上市尚无明确时间表。UCIe联盟以一年为周期发布新规范，但2.0之后的后续规范发布时间尚不明确。不过，由于对UCIe 2.0的需求强劲，规范已经发布。

UCIe联盟还成立了工作组，将互连技术扩展到汽车公司，以寻找在汽车中安装的更快连接。

UCIe 2.0规范的推出预示着芯片设计和制造领域的一次重大飞跃，为3D芯片结构的发展铺平了道路，预计将在未来几年内对计算性能和能效产生深远影响。